VHDL-Prozess - wie viele Flip-Flop benötigt wird

Question

Art auf Hart einfache Frage, ich weiß, es ist allgemein, aber das ist genau das, warum ich frage ...

wenn ich einen Code in VHDL schreiben und ich verwende ein Prozess, der auf diese Weise beginnt:

Process(clk,x,y,x) 
begin 
... 
end process 

ist es eine Möglichkeit, die in i nicht x speichern müssen, y, z-Werte? So wie ich das verstehe, wenn ich sie nicht erhalte, kann ich nicht sagen, ob sich einer von ihnen verändert hat, was bedeutet, dass ich sie retten muss.

Ich schreibe einen Auftrag mit einem Freund für die Universität und wir haben unterschiedliche Meinungen. Vielen Dank für Helfer!

Answer 1

Es hängt ganz von Ihren Bedürfnissen ab.

Falls Sie nicht wissen - wenn Sie ein Projekt in VHDL für FPGA, CPLD usw. machen, müssen Sie vergessen, was Sie über Programmierung wussten, weil Sie Hardware, nicht Software entwerfen. Sie müssen meistens, wenn nicht immer, diese Werte speichern, zum Beispiel wenn Sie eine kombinatorische Schaltung machen. In diesem Fall ist es dir egal, was vorher war, aber nur was dieser Wert momentan ist. Betrachten Sie einige examples mit endlichen Zuständen Maschinen, die mit kombinatorischer Logik verarbeitet hat.

Und schließlich - wenn Sie Uhr auf Empfindlichkeitsliste setzen, bedeutet es, dass Sie wollen, dass es synchron ist, und der Prozess wird nur auf einer Kante dieser Uhr gestartet, so dass weitere Signale zu ihm (mit Ausnahme für zurückgesetzt) ist sinnlos.