mehrdimensionale Arrays in VHDL

Question

Ich möchte die Multiplikation von 2 Matrix, und ich versuche, ein Array von Std_logic_vectors in VHDL zu machen.

package matrice is 
type t11 is array (32 downto 0,0 downto 19) of unsigned(7 downto 0);< 
type t1 is array (0 downto 19) of t11; 
type t2 is array (0 downto 194) of unsigned(7 downto 0); 








entity matrice_test is 

Port  (clk  : in STD_LOGIC;a : in t1;b : in t2;multi :out t2); 
end matrice_test; 

architecture Behavioral of matrice_test is 
type t11 is array (M_MAX-1 downto 0,0 downto O_MAX-1) of unsigned(N-1 downto 0); 
type t1 is array (0 downto O_MAX-1) of t11; 
type t2 is array (0 downto N_MAX-1) of unsigned(N-1 downto 0); 

Der Fehler, ich erhalte:

indexed name prefix type t11 expects 2 dimensions 

Answer 1

ich Ihre Fehler nicht reproduzieren können (wie etwa eine MCVE Einreichung), aber diese

type t11 is array (323 downto 0,0 downto 19) of unsigned(7 downto 0); 

diese

sollte

type t11 is array (323 downto 0,0 to 19) of unsigned(7 downto 0); 
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