Wie fügt man Verilog-Synthese-Direktiven in Chisel3 hinzu?

Question

Zum Beispiel muss ich ein Registerfeld stellen Sie sicher, mit Block-RAM synthetisiert wird, dann in Verilog:

reg [3:0] my_ram [255:0] /* synthesis syn_ramstyle=block_ram */; 

Wie kann ich das ähnlich in Meißel Code?

Vielen Dank.

Answer 1

Leider wird dies zur Zeit nicht unterstützt. Es gibt eine bestehende Feature-Anfrage für das Firrtl Repo: https://github.com/freechipsproject/firrtl/issues/687. Wir hoffen, dass wir dies in nicht allzu ferner Zukunft unterstützen können.