Ich habe diesen Code in Systemverilog, wo ich Hex-Zahlen in For-Schleife verwenden müssen. Ich versuche unten Syntax und Code.Hex-Wert in Verilog erzeugen für Schleife
genvar i,j;
localparam int i_d = 1;
localparam int j_d = 134;
generate
for (i = 8'h01; i <= MAX1; i = i + INCR)
begin
add_bit[i_d] = (creg_add == i);
i_d = i_d + 1;
end
for (j = 8'h86; j <= MAX2; j = j + INCR)
begin
add_bit[j_d] = (creg_add == j);
j_d = j_d + 1;
end
endgenerate
Aber ich bin mit diesem Fehler konfrontiert. Kann mir hier jemand helfen?
Error-[SE] Syntax error
Following verilog source has syntax error :
"creg.vs",
715: token is '['
add_bit[i_d] = (creg_add == i);
^
Was ist 'add_bit'? Du musst wahrscheinlich 'ad_bit [i_d] = ....' zuweisen. Ich denke, es ist ein Duplikat dafür: https://stackoverflow.com/questions/45491164/getting-the-invalid-module-instantiation-in-my-fir-verilog-code – Serge
was hast du 'add_bit' als definiert? –
add_bit ist definiert als logisch –