Implementierung von Pipeline-I-Cache-Zugriff

Question

Ich versuche, einen Pipeline-Cache-Zugriff als eine Optimierungstechnik zu implementieren, um meine Cache-Bandbreite für meinen I-Cache zu erhöhen, der ein L-1-Cache ist. Ich muss dies in Verilog tun. Die Cachegröße beträgt 64 KB und die Zwei-Wege-Verknüpfung mit einer Blockgröße von 4 Wörtern.

Ich bin immer noch nicht klar, wie funktioniert ein Pipelined-Cache-Zugriff. Wird wirklich hilfreich sein, wenn eine Erklärung theoretisch gegeben werden kann oder irgendein Link bereitgestellt wird, um ein besseres Verständnis zu haben. Ich habe bereits im Internet recherchiert und konnte keine guten Lektüren finden. Ich möchte wissen, was die 2 Stufen im Pipeline-Cache-Zugriff sind und wie verbessert es die Bandbreite?

Answer 1

können Sie überprüfen den folgenden Link https://courses.cs.washington.edu/courses/csep548/06au/lectures/cacheAdv.pdf

Suche nach Pipelined Cache und hoffentlich würden Sie die erforderlichen Informationen erhalten. Wenige Aktualisierungen -

Die Grundidee hinter einem Pipeline-Cache ist die Erhöhung des Durchsatzes. Die 2-stufige Pipeline würde verwendet werden, um die folgenden Aufgaben zu tun - Index der Cache Tag Check & Hit/Miss-Logik Datenübertragung zurück zur CPU

auf dem kritischen Pfad Je Sie entscheiden können, welche die Pipeline-Stufe tut Was.