Wie verwende ich einen "-define" -Parameter von Makefile in Systemverilog Testbench?

Question

Mit der „make“ ein getan definieren Befehl ist, die wie folgt aussieht:

make something -define "file=$(name)" 

Wie kann ich dies in meinem System-Verilog-Testbench verwenden definieren?

Answer 1

Sie müssen dies in einen +define Schalter konvertieren, wenn Sie Ihren Compiler aufrufen. Zum Beispiel mit ModelSim/questa

vlog +define+file=\"$(file)\" ..... 

Sie haben zu spielen, um mit, wie die Anführungszeichen durch in Abhängigkeit von der Shell Sie verwenden.