Ich möchte einen Ring-Puffer für Faltungs-Sachen in VHDL implementieren und generisch machen. Mein Problem ist, wie man die internen Daten initialisiert, ohne weitere Signale oder Variablen einzuführen.VHDL initialisiert generisches Array von std_logic_vector
Normalerweise kann ich den std_logic_vector von
signal initialized_vector : std_logic_vector(15 downto 0) := (others => '0');
intialize Aber ich habe keine Ahnung, wie das auf ein Array standardmäßig zu tun.
Hier ist mein Code:
entity convolution_ringbuffer is
generic (
BitDepth_signal : integer := 24;
BufferSize : integer := 10
);
port (
data_in : in std_logic_vector(BitDepth_signal-1 downto 0);
sclk : in std_logic;
enable : in std_logic;
data_out : out std_logic_vector(BitDepth_signal-1 downto 0)
);
end convolution_ringbuffer;
architecture behavioral of convolution_ringbuffer is
type internal_data is array(0 to BufferSize-1) of std_logic_vector(BitDepth_signal-1 downto 0);
signal data_internal : internal_data;
begin
process (sclk)
variable current_position : integer range 0 to (BufferSize-1) := 0;
begin
if (rising_edge(sclk) and enable = '1') then
data_internal(current_position) <= std_logic_vector(data_in);
if (current_position < BufferSize-1) then
current_position := current_position + 1;
else
current_position := 0;
end if;
end if;
if (falling_edge(sclk)) then
data_out <= std_logic_vector(data_internal(current_position));
end if;
end process;
end behavioral;
dank viel, wirkt wie ein Zauber – ThomasM