Wie deklariere ich eine Variable Länge std_logic_vector Signal

Question

Ich habe eine std_logic_vector Eingabe in meinem Programm deklariert, sagen Nummer: std_logic_vector (7 downto 0). Ich möchte ein Signal vom Typ std_logic_vector type deklarieren, dessen Länge sich bis zur Länge meiner Eingabe 'number' erhöht. Um genau zu sein, möchte ich ein Signal, dies zu tun -

for j in num_length downto 0 loop --num_length=number'length-1 
a <= number(num_length downto j); -- variable length signal 'a' 
end loop; 

Wie kann ich das tun ??

Answer 1

VHDL ist eine Hardwarebeschreibungssprache (HDL). Ihr std_logic_vector wird durch Drähte und Register (physische Komponenten) dargestellt. Daher kann sich die Größe nicht dynamisch ändern, sondern muss vor der Synthese bestimmt werden.

verwenden also ein std_logic_vector mit der Länge ‚MAX‘ Sie benötigen, dann lesen nur die Bits, die Sie benötigen:

constant zeros : std_logic_vector(MAX-1 downto 0) := (others => '0'); 
signal a,b  : std_logic_vector(MAX-1 downto 0); 
... 
a <= something; 
... 
b <= zeros(MAX-1 downto i) & a(i-1 downto 0); -- i is your dynamic index 

dies der Fall erstreckt sich nicht auf, wo Sie zwar den vollen Vektor lesen müssen.

Sie könnten eine Maske .. ein bisschen chaotisch verwenden:

use ieee.numeric_std.all; 
... 
constant mask : std_logic_vector(MAX-1 downto 0) := (others => '1'); 
signal a,b  : std_logic_vector(MAX-1 downto 0); 
... 
a <= something; 
... 
b <= std_logic_vector(shift_right(unsigned(mask), MAX-i)) and a; -- i is your dynamic index 

nicht sicher, was Sie tun möchten, sollten genau, aber diese Ideen helfen.