Konkatenationsoperator nicht in Modul Instanziierung erlaube

Question

MUX32_16x1 inst9(muxR, dontNeed, addSub, AddSub, mult, shift, shift, wireAnd, wireOr, wireNor, {31{0}, addSub[31]}, dontNeed, dontNeed, dontNeed, dontNeed, dontNeed, dontNeed, OPRN[3:0]); 

über meine Instantiierung eines 16x1-Mux ist, ich versuche, einen Parameter auf 0 für die ersten 31 Bits zu setzen nur das letzte Bit als Eingang zu verlassen, indem Sie diesen

tun

{31{0}, addSub[31]} 

ich bin mir nicht sicher, warum das Programm diesen Fehler

near ",": syntax error, unexpected ',', expecting '}'. 

ist in Modul Instanziierung geschweiften Klammern Betreiber nicht zulassen, was aus?

sorry, ich bin sehr neu in Verilog Programmierung

Answer 1

Wenn Sie wiederholte Verkettung zu tun, müssen Sie es in einem anderen Satz von Klammern umschließen, so {31{1'b0}} die gleichen wie 31'd0 sind.

Versuchen:

{{31{1'b0}}, addSub[31]} 

Oder:

{31'd0, addSub[31]}