Wie man Ausgangsports mit Portkarten ignoriert

Question

Nun oft in VHDL merke ich, dass eine bestimmte Komponente mehrere Ausgänge hat. Dh in einem unserer Beispiele erhielten wir folgende Komponente:

COMPONENT eight_bitadder 
    PORT (a, b: in std_logic_vector(7 downto 0); 
     f: in std_logic; 
     C: out std_logic_vector(7 downto 0); 
     o, z: out std_logic); 
END COMPONENT; 

wobei z bestimmt, ob das Ergebnis 0 ist und o bei Überlauf auslöst.

Jetzt möchte ich diesen Addierer verwenden, aber das tatsächliche Ergebnis ist nicht von Bedeutung, ich möchte nur überprüfen, ob das Ergebnis "0" ist. Ich könnte natürlich ein Dummy-Signal hinzufügen und den Port für dieses Signal speichern, was jedoch unnötig kompliziert erscheint und zusätzliche Komponenten während der Synthese hinzufügen könnte.

Answer 1

Wenn Sie die Komponente instanziieren, können Sie die Ausgabeports, die Sie nicht interessieren, offen lassen. Das einzige Signal, das Ihnen unten am Herzen liegt, ist "Überlauf".

BEARBEITEN: Beachten Sie, dass die Synthese-Tools alle Ausgänge, die nicht verwendet werden, optimieren.

EIGHT_BITADDER_INST : eight_bitadder 
    port map (
    a => a, 
    b => b, 
    f => f, 
    c => open, 
    o => overflow, 
    z => open 
    ); 

Answer 2

Sie können auch wählen, nicht eine Ausgabe an etwas zu binden, wie so:

EIGHT_BITADDER_INST : eight_bitadder 
    port map (
    a => a, 
    b => b, 
    f => f, 
    o => overflow 
); 

Beachten Sie, dass ich einfach nicht Ausgänge c und z im Hafen Karte enthalten. Einige mögen über die Klarheit darüber debattieren (da es vielleicht nicht klar ist, dass die Ausgaben c und z existieren), aber es reduziert auch den Code auf das Notwendige.