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Ich versuche eine fsm in vhdl mit modelsim zu machen, aber wenn ich versuche, meinen Code zu kompilieren, habe ich Dieser FehlerFehler: D: /velilog/bubu.vhd (3): nahe "clock_in": (vcom-1576) erwartet END
enter code here
entity timer_50Mhz is
generic(count : integer range 0 to 50000000 := 2);
clock_in : in STD_LOGIC;
clock_out : out STD_LOGIC);
end timer_50Mh
z;
architecture Behavioral of timer_50Mhz is
begin
process(clock_in)
variable temp :integer range 0 to 5000000 := 0;
begin
if(rising_edge(clock_in)) then
if(temp = count-1) then
temp :=0;
clock_out <='1';
else
temp := temp + 1;
clock_out <='0';
end process;
end Behavioral;
Ich würde es schätzen, wenn Sie es lösen könnten.
Geben Sie [MCVE]. Es bedeutet vollständiger Code und Testbench. – Staszek
nur ein einfacher Tippfehler ... – JHBonarius