Aufruf Aufgabe von einem anderen Verilog-Modul

Question

Ich versuche Verilog zu lernen und ich habe ein Verilog-Modul und was ich tun möchte, ist dann rufen Sie eine andere Datei und führen Sie das aus meinem aktuellen Modul.

So habe ich mein Modul wie:

module maths(); 
//register etc details 
initial begin 

`include "add.v" 

end 
endmodule 

und meine add.v-Datei, die aus dem Mathematikmodul genannt wird, ist wie:

task add; 
    A = $random; 
    B = $random; 
    C = A + B; 
    $display("Answer: %d", C); 
endtask 

Aber ich bin die Fehler aus der Aufnahme Task-Datei near "task": syntax error, unexpected "task" und near "endtask": syntax error, unexpected "endtask".

Ich lese die Antwort bei How to call tasks from a separate module in Verilog?, aber die dort gegebene Antwort über die Notwendigkeit, die Aufgabe aus einem initialen oder immer Block aufrufen, hat nicht geholfen, weil es in einem ersten Block im Modul ist.

Wohin gehe ich falsch damit?

Answer 1

Wie Serge sagte, fügen Sie Ihre Dateien immer am Anfang der Datei ein, direkt vor der Modulanweisung.

`include "add.v" 

module maths(); 
//register etc details 
initial begin 
    add; 
end 
endmodule 

für das Problem Wie sind Sie fehlen beginnt Ende Aussagen in der Add Aufgabe. Aufgaben benötigen diese beiden Anweisungen immer, um den Aufgabencode zu umbrechen.

So sollte diese Arbeit:

reg A, B, C; 

task add; 
begin 
    A = $random; 
    B = $random; 
    C = A + B; 
    $display("Answer: %d", C); 
end 
endtask 

Sie über A, B, C Erklärungen :) nicht vergessen!