e HVL (IEEE 1647): Expect-Ausdruck schlägt unerwartet fehl

Question

Ich versuche, einen ziemlich einfachen Handshake zwischen zwei Modulen zu verifizieren. Ein Modul ist auf einem langsamen Takt und löst "req" aus, das schnellere Modul sollte "ack" auf dem nächsten schnellen Takt erhöhen und es bis zum nächsten langsamen Takt posege halten. Das Endergebnis sieht wie folgt aus:

Dies ist, wie ich schrieb das erwarten:

expect expect_ack_when_req_go is 
     (@req_rise_e) => @ack_rise_e 
     else dut_error("ERROR: ack expected to be asserted when req rises!"); 

* beide @req_rise_e und @ack_rise_e sind auf langsamen Takt abgetastet.

Das Ausführen des Simulators ergibt den Fehler, da der erste Ausdruck erfolgreich zu sein scheint, der zweite jedoch nicht. Dies ist trotz der Tatsache, dass wenn ich Ereignisse auf die Welle verfolgt, ich sehe, dass beide Ereignisse zusammen auftreten (wie in der Welle gesehen: event_req, event_ack).

Answer 1

Sie versuchen, eine überlappende Implikation zu erreichen, d. H. Beide Ereignisse treten im selben Zyklus auf. Was der =>-Operator tut, ist zu überprüfen, dass die Konsequenz beim nächsten Sampling-Ereignis passiert, in diesem Fall die nächste langsame Taktflanke. Dies wird als nicht überlappende Implikation in SystemVerilog Assertionssprache bezeichnet.

expect expect_ack_when_req_go is 
    (@req_rise_e) => detach({@ack_rise_e; ~[1]}) 
    else dut_error("ERROR: ack expected to be asserted when req rises!"); 

Vollständige Erklärung here:

Sie können Ihr gewünschtes Verhalten, indem er die folgenden bekommen.

Zu einer methodologischen Anmerkung würde ich empfehlen, den zeitlichen Ausdruck anders zu schreiben. Ich nehme an, dass Sie das Modul überprüfen, das ack fährt, und dieses Modul funktioniert auf beiden Uhren. Ich würde auch annehmen, dass dieses Modul req mit dem schnellen Takt abtastet. Es wäre klarer Ihre Kontrolle zu formulieren wie:

expect expect_ack_when_req_go is 
    (@req_rise_at_fast_clock_e) => @ack_rise_at_slow_clock_e 
    else dut_error("ERROR: ack expected to be asserted when req rises!"); 

diese Weise können Sie zu verwirren nicht herum haben mit detach(...) und die expect mehr passen eng an die natürliche Sprache Beschreibung des gewünschten Verhaltens.