Anruf per Referenz in Verilog-Code

Question

Ich versuche, einen C++ Code in Verilog HDL zu ändern. Ich möchte ein Modul schreiben, das einen seiner Eingänge ändert. (einige, wie Aufruf durch Referenz in C++) wie ich weiß, gibt es keine Möglichkeit, einen Aufruf von Referenzmodul in Verilog schreiben (ich kann nicht Systemverilog verwenden) Hier ist ein Code, den ich geschrieben habe und es funktioniert. Gibt es bessere Möglichkeiten, dies zu tun ?! mein Problem ist, dass das Register, das ich als Referenz aufrufen möchte, ein großes Array ist. Auf diese Weise werden die Register dupliziert und die Kosten sind hoch.

module testbench(); 
reg a; 
wire b; 
reg clk; 
initial begin 
    a = 0; 
    clk = 0; 
    #10 
    clk = 1; 
end 

test test_instance(
    .a(a), 
    .clk(clk), 
    .aOut(b) 
    ); 

always@(*)begin 
     a = b; 
end 
endmodule 



module test(
    input a, 
    input clk, 
    output reg aOut 
    ); 
    always @(posedge clk) begin 
     if (a == 0)begin 
      a = 1; 
      aOut = a; 
     end 
    end 

endmodule 

Answer 1

Verilog ist kein Software Programmiersprache; es ist eine Hardware Beschreibung Sprache. Die Eingänge zu einem Modul sind Metallteile (Drähte, Spuren, Stifte); Die Ausgänge eines Moduls sind Metallteile. Wenn Sie einen Port haben wollen, der sowohl ein Eingang als auch ein Ausgang ist, können Sie einen inout verwenden. inout Ports sind jedoch am besten zu vermeiden; Es ist normalerweise viel besser, separate Ein- und Ausgänge zu verwenden.

Ein Verilog Modul ist keine Softwarefunktion. Nichts wird auf die Eingänge kopiert; Von den Ausgaben wird nichts kopiert. Ein Verilog-Modul ist ein Klumpen von Hardware: es hat Eingaben (Metallstücke, die Information in sich tragen) und Ausgaben (Metallstücke, die Information hinaustragen).

Sie haben recht, wenn Sie sagen, dass Sie in SystemVerilog entweder "Pass-by-Copy" oder "Pass-by-Reference" verwenden können. Wenn Sie eine große Datenstruktur in eine Funktion oder in eine/aus einer Aufgabe überführen möchten, kann die Weitergabe als Referenz die Simulationszeit einsparen.

Answer 2

Durch Verweis bedeutet Adresse, so dass dies direkt in hdl übersetzt werden muss, müssen Sie entweder eine Möglichkeit für das Modul bereitstellen, auf diesen Bus zuzugreifen und Transaktionen basierend auf dieser Adresse auszuführen.

Oder besser, wenn Sie dies als eine Eingabe benötigen, nehmen Sie jedes der Elemente in der Struktur und machen Sie individuelle Eingaben von ihnen. Wenn es als Verweis übergeben wird, weil es sich um eine Ausgabe oder auch um eine Ausgabe handelt, erstellen Sie für jedes der Elemente in der Struktur individuelle Ausgaben. Das Modul unterscheidet dann zwischen der Eingabeversion dieses Unterelements und der Ausgabeversion dieses Unterelements.

my.thing.x = mein.thing.x + 1;

wird so etwas wie

my_thing_x_output = my_thing_x_input + 1;