Linux Kernel Memory Management Paging Levels

Question

Ich lese das Buch "Understanding Linux Kernel" von Bovet und Cesati. Im zweiten Kapitel, unter "Paging in Linux", erwähnt der Autor, wie mit 32 Architekturen, bei denen PAE nicht aktiviert ist, die mittleren und oberen Verzeichnisse eliminiert werden. Ich habe Schwierigkeiten, dem zu folgen, was der Autor meint.

Sie waren in ihrer Behandlung locker und macht nicht viel intuitiven Sinn.

Für 32-Bit-Architekturen ohne physische Adresserweiterung sind zwei Paging-Ebenen ausreichend. Linux beseitigt im Wesentlichen die Felder "Oberes Verzeichnis" und "Seitenmittelverzeichnis", indem es sagt, dass sie null Bits enthalten. Die Positionen des Page Directory und des Page Middle Directory in der Reihenfolge der Zeiger werden jedoch beibehalten, damit derselbe Code auf 32-Bit- und 64-Bit-Architekturen funktionieren kann. Der Kernel behält eine Position für das Page Directory und das Page Middle Directory bei, indem er die Anzahl der Einträge in 1 setzt und diese beiden Einträge in den richtigen Eintrag des Page Global Directory einbindet.

Kann jemand das auf eine schmackhaftere Art erklären?

Answer 1

Nun, ich denke, was bedeutet, dass der Kernel immer 4 Ebenen von Seitentabellen verwendet, die sowohl normale 32 Bit, PAE und Long-Modus aufnehmen können. Ich denke, was sie im Zitat meinen, ist, dass der PM4L und der PDT nur auf eine Länge von einem Eintrag eingestellt sind, der nur auf den nächsten nach unten zeigt. So bedeutet das, dass in normalen 32-Bit, Sie diese:

       /-> Page table 
PM4L -> PDT -> Page Directory --> Page table 
           \-> Page table 

Aber in PAE, erhalten Sie diese:

PM4L -> PDT -> 512 Page Directories -> 1024 Page tables 

Und in Long-Modus, erhalten Sie diese:

PM4L -> 512 PDTs -> 512 Page Directories -> 1024 Page tables 

Aber wegen der 4 Ebenen immer, der Rest des Kernels hat eine einheitliche Schnittstelle über 32 Bits, PAE und Long-Modus.

Answer 2

Im Moment lese ich das gleiche Buch und ich möchte keine neue Frage stellen, weil diese genau mein Problem anspricht.
Die übliche Abfolge von Tabellen ist die folgende:

PML4 (Linux: PGD) -> PDPT (Linux: PUD) -> PD (Linux: PMD) -> PT 

Im Text wird gesagt, dass zwei Ebenen ausreichend sind, und deshalb ist die PUD und die PMD „eliminiert“ werden, aber jede dieser beiden Tabellen hat eine Länge von eins und wird in der richtigen Reihenfolge der Reihenfolge gehalten.
In meinem Verständnis bedeutet dies, dass der PML4 (PGD) dem PD (PMD) entspricht und aus direkten Zeigern auf den PT besteht. Also werden die PUD und die PMD "übersprungen". Aber mein Verständnis entspricht nicht der richtigen Antwort auf die ursprüngliche Frage.
Und wie wird eine solche Adresse aufgelöst, wenn eine 32-Bit-Anwendung einen Syscall ausführt und in den 64-Bit-Kernelmodus wechselt? In diesem Fall erwartet die MMU vier Ebenen und nicht zwei.
Es ist offensichtlich, dass etwas mit meinem Verständnis nicht stimmt, weil die Dinge nicht so funktionieren können. Hoffentlich konnte jemand etwas klären.