Verilog Verwirrung über reg und & Operator

Question

Zum ersten Mal mit Verilog sah ich ein Beispiel, das ist ziemlich verwirrend.

reg wrsigbuf, wrsigrise; 

always @(posedge clk) 
begin 
    wrsigbuf <= wrsig; 
    wrsigrise <= (~wrsigbuf) & wrsig; 
end 

Meine Fragen sind:

1. hat wrsigrise jemals in diesem Fall hoch bekommen.
2. Was ist die Verwendung der & Operator, ist nicht sowohl ~wrsigbuf und wrsig beide hoch zu setzen wrsigrise so hoch? ~wrsigbuf wird nie hoch sein, solange wrsigbuf hoch ist, oder?

Answer 1

Ok, ich könnte nur diese Antwort selbst

‚wrsigrise‘ wird sich 1 als ‚wrsig‘ werden von 0 bis 1, während ‚wrsigbuf‘ noch in der Vorperiode von ‚wrsig‘ zugeordnet wird als 0