Wie vermeidet man Doppelarbeit in Makefile-Zielen mit ähnlichen Rezepten?

Question

Ich habe ein Makefile, das viele Ziele hat und das Rezept für jedes Ziel ist ziemlich ähnlich.

foo: 
    gcc foo.c -o foo 
    mv foo ~/bin 

bar: 
    gcc bar.c -o bar 
    mv bar ~/bin 

baz: 
    gcc baz.c -o baz 
    mv baz ~/bin 

Ich möchte all diese Duplizierung vermeiden. Ich möchte etwas wie unten haben (das ist keine gültige Syntax; dies drückt nur meine Absicht aus).

TARGET_NAME: 
    gcc $(TARGET_NAME).c -o $(TARGET_NAME) 
    mv $(TARGET_NAME) ~/bin 

Ist es möglich, so etwas zu tun? Wenn nicht, was ist das beste Makefile, das ich schreiben kann, um Doppelungen in Rezepten zu minimieren?

Answer 1

Ihre Make-Datei ist falsch, weil Sie Ihre Ziele (foo, bar, etc.) nicht auf ihren Quelldateien ab (foo hängt nicht von foo.c, etc.) Also, den Quellcode ändern, werden die nicht dazu führen, Ziel, das neu aufgebaut werden soll.

Auch Ihr Makefile sagt, Sie erstellen eine Datei foo, aber Ihr Rezept erstellt tatsächlich eine Datei ~/bin/foo, die nicht das gleiche ist.

Wie auch immer, dies ist genau das, was pattern rules sind für:

EXES = foo bar baz 

all: $(addprefix $(HOME)/bin/,$(EXES)) 

$(HOME)/bin/%:: %.c 
     gcc $< -o $@ 

(Dank Beta für mein Think-o in den ursprünglichen Hinweis auf)

Answer 2

A make Regel kann mehrere Ziele tatsächlich entspricht:

foo bar baz: 
    gcc $@.c -o $@ 
    mv $@ ~/bin 

Sie sollten jedoch die Abhängigkeiten machen explizit in den Regeln:

Die ersten drei Zeilen geben nur die Abhängigkeiten ohne Aktionen an, um sie tatsächlich zu erstellen. Sie können diese mit Hilfe von gcc generieren: gcc -MM foo.c wird eine Regel für foo.c drucken.