Makefile: berechnete Variablenname

Question

Im folgenden Beispiel Makefile:

EXTENS := .c .C .cc .c++ .cpp .cxx 
SOURCES := 1.c 2.C 3.cc 4.c++ 5.cpp 6.cxx 
OBJECTS := $(SOURCES) 

REPLACE_EXTENS = $(foreach f,$(EXTENS),$(eval $(1) := $(patsubst %$(f),%.o,$($(1))))) 
$(call REPLACE_EXTENS, OBJECTS) 

all: 
    @echo $(SOURCES) 
    @echo $(OBJECTS) 

Ich erwarte, dass die Linie @echo $(OBJECTS) zur Ausgabe:

1.o 2.o 3.o 4.o 5.o 6.o 

aber es nichts gibt. Was mache ich falsch und was wäre der richtige Weg?

Answer 1

Ändern Sie $(call REPLACE_EXTENS, OBJECTS) in $(call REPLACE_EXTENS,OBJECTS). Kein Leerzeichen zwischen Argumenten für den Aufruf.

Answer 2

Der richtige Weg, dies zu tun ist, um die EXTENS zu werfen und REPLACE_EXTENS vollständig nennen, und schreibt:

SOURCES := 1.c 2.C 3.cc 4.c++ 5.cpp 6.cxx 
OBJECTS := $(addsuffix .o,$(basename $(SOURCES)) 

all: 
     @echo $(SOURCES) 
     @echo $(OBJECTS)