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Ich bin Gate-Level-Simulation für die Verilog-Netzliste nach der Synthese, um eine funktionale Verifikation zu tun. Der Rücksetzwert ist jedoch 'X', wenn er zu Beginn der Simulation '0' sein sollte. Aus der Abbildung ist ersichtlich, dass der Eingang dsc_reset_b_r 0 ist. Nach dem Anschluss an die Umrichter ändert sich der Wert jedoch in "X", was nicht erwartet wird. Und für das gleiche Design und Testbench funktioniert die RTL-Simulation völlig in Ordnung Schematic from Simvision Was kann das "X" von Reset verursachen? Unerwarteter 'X'-Wert von Reset in Verilog-Gate-Level-Simulation
Sie müssen Verilog-Code für Ihr Reset-Signal und Wechselrichter bereitstellen. Ansonsten ist es unmöglich zu erraten, was in Ihrem Modell vor sich geht. – Serge
Könnte noch etwas 'dsc_reset_b' fahren? – NickJH