Iverilog-Syntax für enthalten?

Question

Ich versuche eine Verilog-Datei (alu.v) in meine Hauptdatei (cpu.v) aufzunehmen. Beide Dateien befinden sich im selben Verzeichnis.

'include "alu.v" 

module cpu(); 
... 
... 
endmodule 

Wenn ich versuche, es zu kompilieren, erhalte ich den folgenden Fehler.

cpu.v:1 syntax error 
I give up 

Ich sehe nicht, wie die include-Anweisung falsch ist. Ich bin mir sicher, dass meine Syntax korrekt ist wie gezeigt here.

Answer 1

Sei nicht so sicher! Beweise, dass du dich mit etwas anlegst, es funktioniert nicht.

Die Präprozessordirektiven in Verilog beginnt mit einem zurück-tick (`) kein Apostroph (').

Versuchen:

`include "alu.v" 

Statt:

'include "alu.v"