Level-sensitive SR Latch-Verhalten

Question

Ich untersuche den Unterschied zwischen einem regulären SR-Latch und einem levelsensitiven SR Latch.

Level - sensitive SR Latch

Ich bin mir bewusst, dass wir wollen, was in einem SR-Latch vermeiden, ist die Konfiguration (1,1), weil es eine Schwingung verursachen kann, und wenn es auf schließlich siedelt sich eine 0 oder 1 können wir nicht sicher sein, welche aufgrund der Oszillation. Daher verwenden wir einen pegelsensitiven SR-Latch. Aber kann jemand das Verhalten dieses pegelsensitiven SR-Latch näher erläutern? Denn wenn S, R und C (normalerweise eine Uhr) alle 1 sind, scheint es mir, dass wir immer noch mit der gleichen (1,1) Konfiguration enden können, die wir vermeiden wollen.

Ich habe diese post gefunden und es spricht über den Unterschied zwischen einem Latch und einem Flip-Flop. Aber um wieder zu iterieren, ist meine Hauptfrage, ob clk = 1 ist und wenn S = 1, R = 1, dann können wir nicht immer in einer Oszillationsschleife enden.

Answer 1

Das SR-Flipflop ist so ausgelegt, dass C nur 1 ist, wenn S und R stabil sind. Es ist sehr sorgfältig entworfen, um zu verhindern, dass C 1 ist, wenn S = R = 1 ist. Dies ist jedoch in Anbetracht des Grunddiagramms des Flipflops überhaupt nicht ersichtlich.

Eine Verbesserung ist das D-Flipflop. Es invertiert eines der Signale vom SR-Flipflop. Dies stellt sicher, dass S und R niemals gleich sind. Dies kann im Bild unten gesehen werden.