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Wenn ich eine VHDL-Testbench (Simulationsquelle) in Vivado (Projektmodus) bearbeite, scheint die Überprüfung der Hintergrundsyntax deaktiviert zu sein: Offensichtliche Syntaxfehler wie fehlende Semikolons oder undefinierte Signale sind nicht mit einer roten Linie unterstrichen (wie in allen Designquellen)).Automatische Syntaxprüfung in Vivado funktioniert nicht für Testbenches?
Gibt es eine Möglichkeit, die automatische Überprüfung der Hintergrundsyntax für Prüfstände zu aktivieren? Könnte es einen anderen Grund geben, warum einige Dateien nicht syntaktisch überprüft werden?
Diese Frage zu den Xilinx-Foren besser geeignet sein könnte, um ehrlich zu sein. Es ist nicht wirklich ein Coding-Problem. –
Sie haben einen Punkt dort ... Ich werde die Frage im Xilinx-Forum auch und Querverweis Antworten geben. Wenn es hier keine Einwände gibt, möchte ich die Frage auch in SO zurücklassen: Viele meiner Studenten (und andere Anfänger sicherlich auch) sind von diesem Problem entnervt und werden wahrscheinlich SO zuerst überprüfen. – Chipmuenk