VHDL 33,3 Mhz Takt erzeugt von einem 50 Mhz Takt

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Ist es möglich, einen 33,3 Mhz Takt von einem 50 MHz Takt in VHDL zu erzeugen? Wenn das so ist, wie? Vielen Dank DannyVHDL 33,3 Mhz Takt erzeugt von einem 50 Mhz Takt

dazu Hinzufügen ... mit einer PLL in Qsys machen was ist der Unterschied zwischen dem „ersten“, die immer in der PLL und asynchrone „rst“ enthalten ist, die wählbar ist, wenn die PLL-Konfiguration?

Quelle

2016-04-01 hoboBob

Als Design-Übung oder praktisch? Praktisch, instanziieren Sie einfach einen DCM- oder PLL-Block, der für die von Ihnen benötigte Arbeit programmiert wurde. –

Für einen Start, tun Sie eine Internet-Suche auf den Titel "https://duckduckgo.com/?q=VHDL+33.3+Mhz+clock+generated+from+a+50+Mhz+clock&t=h&ia=qa" und Sie finden Sie einige nützliche Hits [HIER] (https://duckduckgo.com/?q=VHDL+33.3+Mhz+clock+generated+von+a+50+Mhz+clock&t=h&ia=qa). –

Nein. Wie Brian in seinem Kommentar sagte (eigentlich könnte Antwort) instanziieren Sie ein PLL-Modul mit 33.3MHz clk Ausgang.

Hinweis: Ihre 50MHz und 33.3MHz Uhren werden jetzt in verschiedenen Taktdomänen sein. Seien Sie besonders vorsichtig, wenn Signale zwischen ihnen kreuzen. Ich würde mit dem Googeln beginnen Synchronizer;)

Quelle

2016-04-03 07:11:43 jarno

:) Danke, werde ich. – hoboBob

VHDL 33,3 Mhz Takt erzeugt von einem 50 Mhz Takt

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