Warteanweisung synthetisierbar sein

Question

Ich habe dieses Problem mit der VHDL-Synthese. Ich habe in mehreren Artikeln gelesen, dass die "wait" -Anweisung synthetisierbar ist, wenn ich nur einen "wait to" -Prozess verwende, also habe ich das gemacht. Also habe ich versucht, einen Zähler zu machen, der anzeigt, in welchem ​​Stockwerk ich bin (mein Projekt besteht aus einem Aufzug in Logic Design), und er sollte die Türen für 5 Sekunden auf Etagen öffnen, die bestellt wurden. Das Problem ist mit der Warteanweisung. Ich weiß nicht, was ich ersetzen soll, damit es auch in ISE funktioniert.

library ieee; 
use ieee.std_logic_1164.all; 
use ieee.std_logic_unsigned.all; 
use ieee.std_logic_arith.all; 

entity counter is 
port(clk1: in std_logic; 
enable2:in std_logic; 
input_mux: in std_logic; 
dir: in std_logic; 
reset,s_g,s_u: in std_logic; 
q_open: out std_logic; 
q: out std_logic_vector(3 downto 0)); 
end counter; 

architecture c1 of counter is 

signal flag: std_logic:='0'; 

component test 
port(clock: in std_logic; 
a: in std_logic_vector(3 downto 0); 
notify: out std_logic); 
end component;  



begin 
delay: test port map(clk1,"0101",flag); 
process 
variable temp:std_logic_vector(3 downto 0):="0000"; 
variable q_open_var:std_logic:='0'; 

begin 
    if (enable2='1') then 
    if (s_g='1' and s_u='1') then 


    if (RESET='1') then temp:="0000"; 
    else if (CLK1'EVENT and CLK1='1') then 
    if (DIR='1') then temp:=temp+1; 
    elsif(DIR='0') then temp:=temp-1; 
    end if; 
    end if; 
    end if; 
    end if; 
    end if; 
    if (input_mux='1') then q_open_var:='1'; 
     q_open<=q_open_var; 
     wait until (flag'event and flag='1'); 
     q_open_var:='0'; 
     end if; 
    q<=temp; 
    q_open<=q_open_var; 
wait on clk1, reset; 
end process; 
end c1; 

Answer 1

Obwohl diese Struktur unterstützt wird, haben Sie die Grenze überschritten, was unterstützt wird. Das Synthesewerkzeug muss aus dem, was Sie codieren, Register generieren. Ein Register hat einen Takt und einen Reset-Eingang, aber das Synthese-Tool kennt die Wörter clk1 und reset nicht. I.e. Schreiben Sie

wait on clk1, reset; 

Das Tool wird nicht wissen, was der Reset ist, noch was die Uhr ist. Tatsächlich werden beide Signale als Taktauslöser betrachtet.

Aber Sie Design ist problematischer, wie Sie If-Anweisungen vor dem asynchronen Reset und Clock-Trigger haben. Obwohl das Clock-Gating unterstützt wird, haben Sie es wahrscheinlich nicht beabsichtigt.

Dann gibt es eine/Sekunde/Clock-Trigger in dir Aussage: wait until (flag'event and flag='1');. Ich weiß nicht, was du da machst, aber wie würdest du dir das in Hardware vorstellen?

Sie sollten sich bei vorhersehbarem Verhalten wirklich an den Standard/empfohlenen Codierungsstil halten. I.e.

library ieee; 
use ieee.numeric_std.all; 

[...] 
    signal temp : unsigned(3 downto 0) := (others => '0'); 
begin 
    temp_proc: process(clk1, reset) 
     variable q_open_var : std_logic := '0'; 
    begin 
    if rising_edge(clk1) then 
     if enable2='1' and s_g='1' and s_u='1' then 
      if dir = '1' then 
       temp <= temp + 1; 
      elsif dir = '0' then 
       temp <= temp - 1; 
      end if; 
     end if; 
    end if; 
    if reset = '1' then 
     temp <= (others => '0'); 
    end if; 
end process; 

q <= std_logic_vector(temp); 

(ich ließ den q_open Teil, da unklar ist, was Sie wollen. Machen Sie einen separaten Prozess für das, da es nicht abhängig von reset ist)

P. S. Ich mag die fünf Zeilen von end if; die meisten;) Bitte verwenden Sie die richtige Einrückung beim nächsten Mal. Und benutz 'elsif' nicht 'sonst wenn'.