2017-08-05 4 views

Antwort

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Ich denke, asynchrone FIFO intern verwendet tatsächlich Gray-Code-Zähler, um den Schreib-/Leseadresszeiger über die zwei Taktdomänen zu übergeben.

Sie werden ein Metastabilitätsproblem haben, wenn mehr als 1 Bit in einer Taktdomäne umgeschaltet wird, aber nicht alle Bits von der anderen Taktdomäne erfasst werden. Ein 1 Bit kann in einem Gray-Code-Zähler umschalten und der Wert bleibt erhalten. Es spielt keine Rolle, wenn der 2. Takt das getoggte Bit vom 1. Takt abtastet, es kann ein Zyklus zu spät sein, aber das spielt keine Rolle.

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Also, wenn RD-Zeiger um 1 Taktzyklus spät ist, würde es keine Pseudo-Voll-Bedingung erstellen? – Rottenengg

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