digital-logic

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Hochohmiger in RTL

Was ist der Zweck des Codes in der "else" Linie ist: if RdEnabB = '1' then DoutB <= regfile(to_integer(unsigned(RdAddrB))); else DoutB <= (others => 'Z'); end if; in der akzeptierten Ant

synthesis digital-logic 2017-07-12

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2-dimensionale Array in erwartet 1 Dimension

Ich versuche, ein Array von Std_logic_vectors in VHDL zu machen. Das Array wird in einer Generate-Anweisung verwendet, um einen Barrel-Shifter zu erstellen. Jedes Element des Arrays (Array, Vektor) so

arrays vhdl xilinx-ise digital-logic 2017-04-08

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Welche Art von Variable Shift-Operator benötigt SystemVerilog?

Ich habe eine 8-Bit-Vorzeichenvariable A und einen 3-Bit-Wert n. Ich möchte Operator n Zeiten in einer Anweisung immer verschieben, aber es funktioniert nicht und Ausgabe ist x. reg signed [7:0] A = /

verilog system-verilog digital-logic 2017-04-11

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De Morgan Gesetz Optimierung funktioniert nicht

Ich habe Boolean Ausdruck, der mit Karnaugh Karte vereinfacht wurde (Die erste Zeile). Und dann benutzte ich de Morgans Gesetz, um den Ausdruck für die Verwendung nur von NAND-Gattern geeignet zu mach

boolean logic boolean-logic digital-logic demorgans-law 2017-02-25

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Nummer des Flipflops generiert den Verilog-Code

enter image description here Wie kann die Anzahl der im Verilog-Code erzeugten oder verwendeten Flip-Flops ohne Verwendung eines Werkzeugs gezählt werden?

verilog fpga hdl digital-logic vlsi 2017-12-24

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Verwenden wir Gray Counter, um Metastabilität in Asynch FIFO zu vermeiden?

Was passiert, wenn 1 Bit, das sich im Gray-Code-Zähler ändert, in Metastabilität geht? Warum ist es kein Problem im asynchronen FIFO?

system-verilog fifo digital-logic 2017-08-05

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Verzögern der Uhr um einen Bruchteil der Periode

Wenn die Periode der Systemuhr T ist, wie können wir dann die Uhr um 1/4 T verzögern, ohne ein analoges Gerät zu benutzen? Ein synthetisierbarer VHDL-Code ist bevorzugt.

vhdl electronics digital-logic 2017-03-10

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SystemVerilog: SR Latch funktioniert nicht richtig

Hier ist meine Gate-Level-Beschreibung eines SR-Latch: module SR_Latch_Nand(input S, R, C, output Q, QB); wire s1, r1; nand #8 n1(r1, R, C); nand #8 n2(s1, S, C); nand #8 n3(QB, R,

verilog system-verilog digital-logic flip-flop 2017-05-02

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Was ist die digitale USART-Logik in AVR-Mikrocontrollern?

Lesen Gerade über USART Verbindung in AVR-Mikrocontroller und ich diese Frage: Was in USART (RXC, TXC und andere Einbauten) der AVR-Mikrocontroller verwendet die digitale Logik ist? Ich habe die Antwo

avr atmel digital-logic usart atmega16 2017-06-22

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Wie wird das Carry Flag gesetzt, wenn der Subtrahend größer ist?

Ich weiß, dass die Carry-Flag während SUB gesetzt ist, wenn der Minuend kleiner ist als der Subtrahend und ein Borrow benötigt wird, aber konnte nichts finden, das dies ausführlicher erklären. Da die

assembly x86 masm cpu-architecture digital-logic 2017-01-25

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