Was ist der Unterschied zwischen <= und: = in VHDL

Question

ich zwischen diesen Betreibern

meiner Meinung nach dem Unterschied suchen ist dies ein in Ausführung ausgeführt < =

, während die andere für die Initialisierung verwendet wird, : =

ist es richtig?

Answer 1

<= ist für Signale und führt nicht blockierende Zuweisung durch.

:= ist für Variablen.

See: http://www.csee.umbc.edu/portal/help/VHDL/sequential.html