VHDL: Warum nicht 'Z' = 'X'

Question

In VHDL, warum:

NOT 'Z' = 'X' 

wo Z hohe Impedanz ist und X ist nicht bekannt (std_logic Signaltypen siehe unten).

Kontext: Dies gilt nur für VHDL. Ich bekam eine Prüfungsfrage, wo ein "Z" -Signal durch einen Inverter gesendet wurde, und dies ergab "X". Ich verstehe nicht, warum das passiert und warum die Antwort einfach nicht 'Z' ist.

'U': uninitialized. (signal hasn't been set yet) 
'X': unknown (impossible to determine this value/result) 
'0': logic 0 
'1': logic 1 
'Z': High Impedance (signal source when that source makes no effective contribution to the resolved value of the signal) 
'W': Weak unknown signal (can't tell if it should be 0 or 1) 
'L': Weak signal that should probably go to 0 
'H': Weak signal that should probably go to 1 
'-': Don't care 

Answer 1

(Ich würde dies ein Kommentar gemacht haben, aber ich kann nicht) Im Rahmen dessen, was Sie gesagt haben, wenn der Eingang mit einem Inverter (oder jede Komponente für diese Angelegenheit) ist ‚Z‘ (Antriebs hohe Impedanz), was erwarten Sie von der Ausgabe? Das Ergebnis muss in die Menge definierter Werte für ein Signal std_logic fallen.

Wenn am Eingang des Frequenzumrichters kein Wert anliegt (dh es gibt nur ein Signal, das den Eingang steuert, und es ist "Z"), kann der Simulator den Eingangswert nicht auflösen, was zur Folge hat in einer unbekannten Ausgabe ('X').

EDIT:

Als user1155120 in den Dokumenten verknüpfen darauf hingewiesen, tritt das Verhalten aufgrund des erklärten "not_table" in std_logic_1164-Körper, der die folgende Abbildung heißt es:

-- truth table for "not" function 
    constant not_table : stdlogic_1d := 
    -- ------------------------------------------------- 
    -- | U X 0 1 Z W L H - | 
    -- ------------------------------------------------- 
      ('U', 'X', '1', '0', 'X', 'X', '1', '0', 'X');