Unterschiede zwischen RISC-V und anderen ISAs

Question

Kann mir jemand die großen Unterschiede zwischen (RISC vs CISC) und dem RISC-V ISA erklären? Ich kann keinen relevanten Unterschied zwischen CISC und RISC-V im Internet finden.

Answer 1

RISC-V ist eine neue ISA, die in Berkeley entwickelt wurde, um Forschung und Ausbildung zu unterstützen. Es ist offen, sauber und leicht erweiterbar (und auch realistisch). Ein häufiges Problem bei Bauforschungsprozessoren ist es, eine ISA zu finden, die nicht mit Legacy-Entscheidungen verwechselt wird (Delay-Slots, Register-Fenster), nicht durch Patente geschützt ist und genug Opcode-Platz hat, um neue Anweisungen zu erforschen. Beschleuniger/Prozessor-Mikroarchitekturen.

Eine öffentliche Version (v2.0) kommt bald, und Sie können den aktuellen Entwurf unter riscv.org lesen. (Offenlegung: Ich verwende RISC-V für meine eigene Forschung und ich sitze neben den Jungs, die es entworfen und implementiert haben). [Edit:. Es wurde ab Mai 2014 offiziell freigegeben (http://riscv.org/download.html#tab_isaspec)]

Hinsichtlich des Vergleichs zu anderen ISAs, ist es wahrscheinlich am ähnlichsten MIPS und ARMv8 (RISC-V v1.0 wurde tatsächlich vor ARMv8 veröffentlicht Es ist eine Load-Store-Architektur (keine Register-Speicher-Operationen wie x86, außer für eine Reihe von AMOs). Es gibt einige Teile von RISC-V, die man wie "CISC-y" argumentieren könnte um komprimierte Befehle aus Energiegründen (16b) oder größere Anweisungen für noch mehr Opcode-Platz zu unterstützen (variable Befehlslänge ist eine optionale Obermenge, die Basismenge der ISA sind alle 32b-Befehle). Auch FMAs fühlen sich ein wenig CISC-y an, mit drei Quelloperanden und zwei Operationen. Aber jetzt mäandern wir in Meinungsgebiet von was ist CISC und was ist RISC Am Ende des Tages ist RISC-V eine sehr einfach zu entschlüsseln ISA, und alle Anweisungen darin sind einfach zu planen und zu tun, Gefahrenkontrolle (keine seltsamen Nebenwirkungen, wie Sie in CISC ISAs finden würden).

Answer 2

RISC-V ist eine Forschungs-ISA, aber es gibt bereits mehrere FPGA-Softcore-Implementierungen, nicht , um Simulatoren zu erwähnen. Es ist am ähnlichsten mit MIPS (und NIOS 2, MicroBlaze, Alpha, LM32, ...), aber ein wichtiger Unterschied ist, wie Zweige behandelt werden:

Sichtbare Branch Delay Slots wurden weitgehend als komplizierte Super-Skalar-Implementierungen erkannt und sind anspruchsvoll für Compiler zu füllen. Mit Fortschritten in der Verzweigungsprognose werden sie nicht mehr benötigt und RISC-V lässt sie daher weg. Da Verzweigungen später in der Pipeline aufgelöst werden können, können die bedingten Verzweigungen von RISC-V außerdem zwei beliebige Register für Gleichheit und Ordnung vergleichen.