Verilog Force - Release

Question

Ist es in Ordnung, ein Signal zweimal zu erzwingen, bevor es in Verilog freigegeben wird? Etwas wie unten,

initial begin 
    force top.dut.xyz.abc.dout = 1; 
    #5ns; 
    force top.dut.xyz.abc.dout = 0; 
    #5ns; 
    release top.dut.xyz.abc.dout = 0; 
end 

Welche Kraft wird freigesetzt, wenn wir es schließlich freigeben?

Danke, Badri

Answer 1

Es gibt nur eine Kraft in der Tat für ein Signal zu einer Zeit. In Ihrem Fall wird die zweite Kraft replace die erste in '5ns' sein. Die release wird das Signal vollständig freigeben.

Answer 2

In aufeinander folgenden Kräften letzte ist die gültig ist, der Freigabebefehl gibt diese letzte Kraft