Was bedeutet "1" in Verilog?

Ich habe ein Register mit 4 Bits.Was bedeutet "1" in Verilog?

reg[3:0] a;

Und ich will es wie

a <= '1;

Offenbar ein einzelnes Bit zuweisen es nicht das gleiche 1'b1 ist und 1. Ich bin neu in verilog und nicht sicher seine Syntax. Kann mir bitte jemand aufklären.

Quelle

2017-09-09 Anonymous

Alle Syntax wird in der freien IEEE Std 1800-2012 – toolic

Dies setzt alle Bits auf 1, glaube ich.

Quelle

2017-09-09 19:24:37 Colonder

BTW erklärt, das ist nur für SystemVerilog, nicht in Verilog. ''1' 'bedeutet wirklich, den Kontext des Ausdrucks mit den eigenen zu füllen. –

Was bedeutet "1" in Verilog?

Antwort

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