1-Bit-Zufallszahlengenerator in Verilog

Question

Ich versuche, zu Testzwecken in Verilog eine einzelne Bit-Zufallszahl für jeden Taktzyklus zu generieren. Ich mache das im Testbench-Modul. Hier ist der Code;

module tb; 

// Inputs 
reg clk; 
reg in; 

// Outputs 
wire x; 

// Instantiate the Unit Under Test (UUT) 
single_bit uut (
    .clk(clk), 
    .in(in), 
    .x(x) 
); 

integer seed=1; 
initial 
begin 
    clk=0; 
    forever 
    #5 clk=!clk; 
     in= $random(seed); 
end 

endmodule 

Aber nach der Simulation, ich konstanten Wert von 1 in seed bin immer und in hat x. Jede Hilfe wird geschätzt.

Answer 1

Ihr Einzug ist irreführend. Hier ist, wie Sie Ihren Code analysiert wird:

initial begin 
    clk=0; 
    forever #5 clk=!clk; 
    in= $random(seed); 
end 

Ihr Code erreicht nie die Zuordnung zu in, weil Sie nie das Ende Ihrer forever Schleife erreichen. Da Sie in als reg deklariert haben und Sie nie einen Wert in zuweisen, behält es seinen Standardwert von x bei.

Die Zuordnung zu in sollte innerhalb der forever Schleife sein. Dies erzeugt einen zufälligen Strom von 0 und 1 für in an jeder Taktflanke:

initial begin 
    clk=0; 
    forever begin 
     #5 clk=!clk; 
     in = $random(seed); 
    end 
end