Zum Beispiel habe ich einen Vektor, der Länge 10 ist. Wie kann ich es in Hex initialisieren. (Das synthesize Werkzeug klagt size mismatch, wie es der Hex-Wert denkt, ist ein Vielfaches von 4)VHDL Initialize Vektor (die Länge ist kein Vielfaches von 4) in hex
signal v : std_logic_vector (9 downto 0) := x"11A";
Vielen Dank! Nigong
eine mögliche Abhilfe ist ein Vielfaches von 4 Bits als Hex-Wert zu schreiben und den Rest in binärer hinzufügen, zum Beispiel:
signal v: std_logic_vector(9 downto 0) := "01" & X"1A";
Soweit ich weiß, gibt es keine „direkten“ Weg zu erreichen Nach was suchst du. Sie könnten das folgende verwenden, das VHDL ist.
constant init : std_logic_vector (11 downto 0) := X"11A";
signal v : std_logic_vector (9 downto 0) := init(9 downto 0);
x"11A" ist ein "hexadezimale Bit Stringliteral". Vor VHDL-2008 mussten diese ein Vielfaches von 4 Bit sein, daher das Problem, das Sie sehen. VHDL-2008 hat diese Einschränkung aufgehoben, sodass Sie jetzt 10x"11A" schreiben können. Ich weiß nicht, wie viel Werkzeugunterstützung es für 2008 gibt.
Eine weitere Spielart von hässlichen Hack:
constant init : natural := 16#11A#;
signal v : std_logic_vector(9 downto 0) := std_logic_vector(to_unsigned(init, 10));
Nachdem geschrieben, dass ich denke, es ist das Schlimmste der Optionen angeboten, aber ich lasse es hier als eine Möglichkeit!
oder portabler, ': = init (v'range);' –
Meine erste Antwort enthielt den 'v'range' Teil, aber ich habe versucht, es zu kompilieren und bekam einen' Unbekannten Bezeichner 'v "' error. Scheint so lange, wie mein Compiler nicht auf ganze Zeile geparst hat, weiß es nicht über 'v'. – simon
ah das ist wahrscheinlich richtig. Wenn es mehr als eine Größe von v gibt, mache ich einen Subtyp dafür (v_type oder dataword oder ein beschreibender Typname.) Dann würde der Bereich von wordword dort arbeiten. –