Angenommen, ich habe einen Festkommawert in meinem VHDL-Code, der als std_logic_vector definiert ist. Ich weiß, dass meine letzten 4-Bit die Dezimalstellen sind.Zeige einen Festkommawert in Vivado
Wenn ich den Simulator benutze, werden natürlich die letzten 4 Bits nicht als Dezimalzahlen angezeigt, gibt es eine Möglichkeit, sie in der Simulation zu ändern, so dass die Simulation weiß, dass das 3. Bit den Wert 0,5 hat der Wert von 0,25 und so weiter?