Wie alias Signale von einer verschachtelten Schnittstelle im System Verilog?

Question

Ich habe eine verschachtelte Schnittstelle, so etwas wie das Pseudo-Beispiel

interface a(); 
logic a; 
endinterface: a 

interface B(); 
    logic b; 
    a A(); 
    alias b = A.a; // THIS throws an error 
endinterface: b 

I Behauptungen auf interface a von interface B

schreiben will Aber es mich nicht zu alias das Signal ermöglichen. Was sind andere Alternativen?

Irgendwelche Vorschläge?

Answer 1

Variablen und hierarchische Referenzen können nicht in alias Anweisungen verwendet werden.

Ihre Alternativen sind:

• Verwenden assign b = A.a; statt alias
• Gerade A.a
• b das let Konstrukt let b = A.a;

Ich schlage vor, mit der let Anweisung Declare in Ihrer Behauptung verwenden .