System Verilog - Fall mit oder

Question

Wie kann ich Fall mit oder erstellen?

Etwas wie:

string str; 

case (str) 
    "abc" , "dfg": begin 
     //some code 
    end 
    "yfg": begin 
     //some code 
    end 
    default: //some code 
endcase 

Was Sie tun, ist auf subtile Weise anders zu ||:

string str; 

case (str) 
    "abc" || "dfg": begin 
     //some code 
    end 
    "yfg": begin 
     //some code 
    end 
    default: //some code 
endcase 

Answer 1

Sie eine case mit oder mit einem Komma wie diese erstellen können. Sie präsentieren eine Liste von Alternativen zu der case-Anweisung anstatt mehrere Ausdrücke miteinander zu verknüpfen, um eine Alternative zu der case-Anweisung zu geben.