Ich habe gehört, dass während der Kompilierung die maximale Frequenz des kompilierten Designs geschätzt wird und irgendwo in Logs angezeigt werden kann - mein Problem ist, ich kann es nicht finden. Irgendeine Idee, wo es in Quartus 13.0 liegt? Screenshot wäre super, danke im Voraus für Hilfe.Maximale Frquenz meines FPGA-Designs in Quartus (Altera)
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Sie können die maximale Frequenz sehen (von Ihrem Design) in dem Bericht des Time Quest Timing-Analyzer:
Edit: Durch die Art und Weise Sie auch die maximale Frequenz in der Protokolldatei überprüfen, ob Sie möchten die GUI nicht verwenden. Überprüfen Sie in Ihren Synthese-Ergebnissen den TimeQuest Timing Analyzer Bericht: unitname.sta.rpt
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Ich denke, ich habe es gefunden, aber es sieht aus wie ich mache etwas falsches - http://i.imgur.com/wj6YMFF.png. Ich nehme an, ich soll Quartus irgendwie sagen, welche Linie meine Uhr ist? Wo kann ich das machen? – Benji
Können Sie mir Ihre kritischen Warnungen und Warnungen zeigen? Vielleicht geben sie einen Hinweis, warum Sie das Timing-Ergebnis nicht erhalten. –