Lesen nach Schreiblatenz im asynchronen FIFO?

Question

Ich versuche, ein Modul mit einem asynchronen FIFO zu verbinden, der vom Xilinx CORE Generator erzeugt wird. Ich habe jedoch beobachtet, dass die am Eingang von AFIFO gelieferten Daten (obwohl sie korrekt sind) nach einer Wartezeit von 6-7 Taktzyklen auf dout erscheinen. Ist das zu erwarten? Oder mache ich etwas falsch? Was ich tue, ist, dass der write_enable-Pin von AFIFO aktiviert wird, die Eingabedaten bereitgestellt werden und dann der read_enable-Pin beim nächsten Zyklus aktiviert wird. Aber immer noch besteht das Problem der Latenz. Jede Hilfe wird geschätzt.

EDIT: Ich füge einen Teil meines Codes an.

always @ (posedge clk1, posedge rst)//faster clock domain 
begin 
    if (rst) 
     wr_en<= 1'b 0; 

    else 
     begin 
      if (data_wrt) 
       begin 
       wr_en<= 1'b 1;       
       end 
      else 
       wr_en<= 1'b 0; 
     end 
end 
always @ (negedge clk2, posedge rst)//slower clock domain 
    begin 
     if (rst) 
      rd_en<= 1'b 0; 

     else 
      begin 
       if (wr_en) 
        begin 
        rd_en<= 1'b 1;        
        end 
       else 
        rd_en<= 1'b 0;    
      end 

    end 
AFIFO AFIFO1(//AFIFO module instantiation 
    .din(data_in), 
    .rd_clk(clk2), 
    .rd_en(rd_en), 
    .rst(reset), 
    .wr_clk(clk1), 
    .wr_en(wr_en), 
    .dout(data_out), 
    .empty(empty), 
    .full(full) 
    ); 

Answer 1

Was die Uhr Beziehung ist? Angenommen, Sie sehen die Latenz in 6-7 clk1 (schnelle Clock) Zyklen, scheint das etwas zu sein, was Sie erwarten würden, abhängig von der Clock-Beziehung clk1/clk2.

Das heißt, der Punkt eines asynchronen FIFO ist normalerweise, als ein Synchronisierer von einer Taktdomäne zur anderen zu fungieren. Die schreibende Taktdomäne (clk1) schreibt Daten in das AFIFO, solange es nicht voll ist. Die Lese-Taktdomäne (clk2) liest neue Daten, solange das AFIFO nicht leer ist. Was Sie hier tun, ist diese Nutzung zu brechen.

Sie verwenden wr_en, die von clk1 generiert wird, um rd_en zu steuern, die von clk2 getaktet wird. So wird jetzt wr_en in beiden Uhr-Domänen verwendet und wird metastability verursachen.

Kurz gesagt, Sie verwenden AFIFO nicht korrekt. Versuchen Sie stattdessen, Ihre CLK2-Logik immer auf rd_en zu setzen, wenn AFIFO !empty ist.

Answer 2

Ich denke, Sie möchten einige Daten synchron zu CLK1 zu synchron zu CLK2 von einem asynchronen FIFO transformieren.

Zuerst müssen Sie kein Signal synchron zu clk1 von clk2 direkt abfragen.Wie wr_en verwenden, das von clk1 erzeugt wird, um rd_en zu steuern, das von clk2 getaktet wird. Es wird Metastabilität verursachen. FIFO wird immer zur Lösung verwendet das Problem der Metastabilität.So keine Notwendigkeit zu tun, wie die zweite immer blockieren.

So ist Problem, asynchrones FIFO richtig zu verwenden. Sie sollten Xilinx FIFO-Generator-Produktführer wie PG057 lesen. Sie sollten FIFOs Theorie und Verwendungsmethode wissen. Andernfalls haben Sie eine Menge Schmerz, wenn Sie FIFO verwenden.

Mein Rat ist unten. Für den Schreibvorgang müssen Sie sowohl fast_full als auch das volle Signal verwenden, um einen Überlauf zu vermeiden. Sie können es in PG057 Abbildung 3-2 sehen. Sie müssen fast_full verwenden, denn wenn wr_en kontinuierlich ist, ist das volle Signal 1 Takt langsamer als ein Überlauf . Für den Lesevorgang müssen Sie aus dem gleichen Grund sowohl fast_empty als auch das leere Signal verwenden. Dann können Sie den Taktbereich korrekt transformieren.

Verzeihen Sie mein Englisch.