Vergleich zweier Zahlen ohne Vergleich Operatoren in Verilog

Question

Zwei 8-Bit-Eingänge werden dem Komparator zugeführt, und wenn der erste größer als der zweite ist, sollen sie subtrahiert werden, sonst sollen sie addiert werden. Aber, und < Operatoren sollen nicht verwendet werden, um sie zu vergleichen. Also, ich habe meine Logik geschrieben wie:

input[7:0] in1,in2; 
output select; 
assign select=(in1-in2)?0:1; 

Es ist immer subtrahiert, es sei denn, Differenz 0 ist gleich Wenn ich Division verwenden, 0 kann nicht ein Eingang oder mein Programm kann abstürzen sein. Irgendwelche Vorschläge, wie man dieses Problem löst?

Vielen Dank für Ihre Zeit.

Answer 1

Denken Sie daran, dass das am weitesten links liegende Bit einer negativen Zahl immer 1 ist. Damit können Sie das Vorzeichen des Unterschieds überprüfen.

input[7:0] in1,in2; 
output select; 
wire [7:0] difference = in1-in2; 
wire sign_of_difference = difference[7]; 
assign select = sign_of_difference? 0:1;