VHDL mit Auswahl und "AND"

Question

ich einen Code geschrieben und ich habe ein Problem definieren, die if-Anweisung

port ( 
    clk: in std_logic; 
    restb: in std_logic; 
    bout : std_logic_vector(3 downto 0) 
); 
    end entity; 

    architecture behave of mod9and5 is 

    signal state: unsigned(3 downto 0); 
    signal state_next: unsigned(3 downto 0); 

    begin 

    with state select state_next <= 
    "0001" when (state <= "0000") and (mode = '0'); 


    "0000" when others; 

- hier ist mein Problem - was ich ist, wenn der Eingang 0000 tun wollte und der Modus 0 dann 0001

Answer 1

with.. select ist keine if-Anweisung. Aber trotzdem. Google es! vhdl with select

Das Symbol ; beendet eine Aussage. Es ist am falschen Ort.

Da Sie zwei Eingänge zum Auswählen verwenden, müssen Sie sie verketten, bevor Sie auswählen. Somit:

signal select_input : std_logic_vector(4 downto 0); 
begin 
    select_input <= state & mode; 
    with select_input select state_next <= 
     "0001" when "00000", 
     "0010" when "00010", 
     "0011" when "00100", 
     "0100" when "00110", 
     "0101" when "01000", 
     "0110" when "01011", 
     "0111" when "01101", 
     "1000" when "01111", 
     "1001" when "10001", 
     "0000" when others; -- required!