Ist es möglich, mehr als 1 Bit pro Zyklus in Verilog zu verschieben?

Question

Ich bin nicht sicher, ob mehr als 1 Zyklus benötigt wird, und ob ich eine Verschiebung berücksichtigen muss, die mehr als 1 Zyklus dauert, um abzuschließen. Und wenn es möglich ist, mehr als 1 Bit auf einmal zu verschieben, dauert die Verschiebung um 1 Bit die gleiche Verzögerung/Gate-Zeit wie das Verschieben mehrerer Bits?

Answer 1

Wenn Sie eine kombinatorische Verschiebung meinen, dann braucht eine feste Verschiebung überhaupt keine Logik: es ist nur eine Änderung in der Verdrahtung. Wenn Sie eine variable Verschiebung wünschen, können Sie diese Verilog-Operatoren verwenden: << (logische Verschiebung nach links), >> (logische Verschiebung nach rechts) oder >>> (arithmetische Verschiebung nach rechts). Ihr Synthesizer sollte eine kombinatorische Schaltung für diese Operatoren synthetisieren. Die Größe und damit die Verzögerung hängen von der maximal erforderlichen Verschiebung und der Länge des zu verschiebenden Wortes ab. Ob diese Verzögerung mehr als einen Taktzyklus beträgt, hängt von der Frequenz Ihrer Uhr ab. Wenn Sie nicht einen sehr schnellen Takt oder eine sehr lange maximale Verschiebung haben, wird die Verzögerung wahrscheinlich weniger als ein Taktzyklus sein.

Hier ist ein kombinatorischer Linksschieber in Verilog:

module ones_shift #(log2_width=2) (input [(2**log2_width)-1:0] A, input [log2_width:0] SHIFT, output [(2**log2_width)-1:0] As); 

    assign As = A << SHIFT; 

endmodule 

http://www.edaplayground.com/x/24P8

Der Schieber verschiebt die A Eingabe durch die Zahl der Plätze durch die Eingabe SHIFT dargestellt, den As Ausgang zu geben.

Wenn Sie ein Schieberegister (ist eine sequentielle Schaltung) bedeuten, dann erhalten Sie eine Verschiebung pro Taktzyklus.

ist hier ein Schieberegister in Verilog:

module SHIFT_REG #(SIZE = 16) (input LOAD, SHIFT, CLOCK, RESET, [SIZE-1:0] A, output reg [SIZE-1:0] As); 

    always @(posedge CLOCK or posedge RESET) 
    if (RESET) 
     As <= {SIZE{1'b0}}; 
    else 
     if (LOAD) 
     As <= A; 
     else 
     if (SHIFT) 
      As <= {As[SIZE-2:0],1'b0}; 

endmodule 

http://www.edaplayground.com/x/2bAW

Wenn der LOAD Eingang hoch ist, wird die A Eingabe in das Schieberegister geladen. Wenn der Eingang SHIFT hoch ist, dann verschiebt sich das Register nach links (ein Bit pro Zyklus CLOCK). Der Ausgang As ist der parallele Ausgang des Schieberegisters. Der Eingang RESET ist aktiv-hoch.