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In Cortex-A7 TRM können wir über CP15-Anweisungen auf internen L1-Cache-Speicher zugreifen. Wir können den Tag-RAM-/Dirty-RAM-MOESI-Zustand der spezifischen Cache-Zeile wiederherstellen. Wie angegeben here.Cortex-A7 MOESI-Zustandscodierung
Es wird jedoch nirgendwo die Details über die 4-Bit-MOESI-Codierung erwähnt (z. B. 000 beziehen sich auf welchen Zustand usw.). Auch nicht in Armv7-A TRM. Es wurde auch 4-Bit angegeben, aber nicht 3-Bit, um die 5 MOESI-Zustände (UC, UD, SC, SD, I) zu codieren.
Habe ich etwas übersehen?
Sie gehen davon aus, dass die Staaten numerisch codiert werden würden - ich weiß es nicht, aber mein Bauchgefühl ist, dass das ziemlich unwahrscheinlich scheint (aufgrund wie es die Hardware verkomplizieren würde) . Bei einer reinen Vermutung erscheint es etwas plausibler, eine Bitmaske von MESI zu sein, mit O == M | S'. – Notlikethat
Ah, nein, vorausgesetzt, es ist ähnlich zu [Cortex-A53] (http://infocenter.arm.com/help/topic/com.arm.doc.ddi0500g/BABDIJAD.html#CHDBCGDH), es sieht etwas komplizierter aus als Das. Es gibt mit ziemlicher Sicherheit auch andere knifflige interne Details, die in diesen "x" -Bits kodiert sind. – Notlikethat