Korrektes Verhalten von unterschiedlich großen Ausgang, Draht in Verilog?

Question

So habe ich so etwas wie dieses:

module top (..., out,...); 
... 
output [0:1] out; 
wire [0:3] out; 
... 
endmodule 

Ist das richtig Verilog? Wenn ja, ist das korrekte Verhalten dieses 2-Bit-Out-Ports?

Answer 1

Die Verilog 2001 Kurzanleitung (Abschnitt 5.2) sagt dazu:

• Port/data type connection rules: 
The port range and data type range must be the same (if different, some 
software tools will use the data type size instead of reporting an error). 

Also werde ich sagen, dass es nicht richtig ist.