arbeite ich an einer Schule Hausaufgaben und ich finde Schwierigkeiten in outputing ein Array mit Werten von 1.Ich diesen Code verwendet, aber der Simulator hält mit X das Signal bar FüllungArray Ausgang in Verilog
integer index = 0;
initial
begin
for(index=0;index<=7;index = index+1)
begin
data_out[index]<=1;
end
end
endmodule
data_out
wird als output reg [7:0]data_out
erklärt Kann mir jemand etwas vorschlagen?
Ich habe den Ausgang data_out auf diese Weise reg [7: 0] data_out_test verbunden und initialisiert es .data_out (data_out_test); –
Sie müssen mehr Code anzeigen, um die Hilfe zu finden. Es gibt zu viele Orte, an denen es schief gehen könnte. Erstellen Sie ein [MCVE] (http://stackoverflow.com/help/mcve) und bearbeiten Sie Ihre Frage, um diese stattdessen aufzunehmen. Wenn Sie ein vollständiges Beispiel bereitstellen, das ich in einen Texteditor kopieren und ausführen kann, kann ich es testen. – skrrgwasme
Ich schlage vor, Sie erstellen ein MCVE aus zwei Gründen: 1) Sie werden oft selbst Fehler dabei herausfinden, und 2) der Fehler könnte eine Diskrepanz zwischen den Deklarationen und den Zuordnungen, die Sie zeigen, wie die Module sind verbunden oder wie Sie drucken. Da Sie nur eines der drei zeigen, können wir Ihnen nicht helfen, es aufzuspüren. – skrrgwasme