vhdl

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SRA kann solche Operanden nicht haben?

Ich habe einen Algorithmus in VHDL codiert, aber ich habe diese Nachricht, die ich nicht verstehe "sra/sla kann solche Operanden in diesem Kontext nicht haben.". Irgendwelche Hilfe bitte? library ieee

type-conversion vhdl 2011-01-09

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Wie wird das Reset-Signal für VHDL-Prüfstände gehandhabt?

Ich habe eine sehr einfache vhdl testbench, die ausgeführt werden sollte. Meine Komponenten haben alle ein Reset-Signal, so dass Register auf 0 gesetzt werden und andere Komponenten korrekt initialisi

signals reset vhdl object-test-bench 2011-01-10

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Wo kann xilinx ISE gezwungen werden, Block-Rams zu verwenden?

Ich synthetisierte ein kleines Gerät, um die Block-Ram-Inferenz zu testen. Ich bekam eine Nachricht von XST: Der kleine RAM implementiert auf LUTs, um Maximierung der Leistung sein und RAM-Ressourcen

vhdl fpga xilinx 2011-01-12

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VHDL Erklärung in Worten

Ich begann vor ein paar Tagen mit VHDL Kurs für Anfänger. Ich habe einen Code (unter) und ich versuche zu verstehen, welche Art von Schaltung es zeigt und wie die verschiedenen Schritte funktionieren.

vhdl 2011-01-14

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TAP (Test Anything Protocol) Modul für VHDL

Gibt es eine TAP (Test Anything Protocol) Implementierung für VHDL? Es wäre schön, denn dann könnte ich beweisen, dass meine Ergebnisse automatisch überprüft werden. Es gibt auch schöne Formatierung S

vhdl tap 2010-12-03

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Warum muss ich VHDL-Komponenten neu deklarieren, bevor Sie sie in anderen Architekturen instanziieren?

Ich habe meinen Kopf, da meine ersten VHDL-Klasse wurde Kratzen und beschlossen, meine Frage hier zu stellen. Da ich eine deklarierte Entität (und auch eine Architektur davon) habe und sie in einer an

vhdl 2010-09-04

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FPGA effiziente (a) synchrone Rücksetzungen

Ich erinnere mich, vor einiger Zeit gelesen, dass entweder asynchrone oder synchrone Rücksetzungen effizienter in FPGAs implementiert werden, da die Flip-Flops bereits eine haben, aber die andere würd

vhdl 2010-12-14

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Erstellen eines VHDL-Backends für LLVM?

LLVM ist sehr modular und erlaubt es Ihnen, ziemlich einfach neue Backends zu definieren. Die meisten Dokumentationen/Tutorials zum Erstellen eines LLVM-Backends konzentrieren sich jedoch auf das Hinz

llvm vhdl 2010-09-08

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Fehler beim Hinzufügen von std_logic_vectors

Ich möchte ein einfaches Modul haben, das zwei std_logic_vectors hinzufügt. Wenn Sie jedoch den folgenden Code mit dem Operator + verwenden, wird er nicht synthetisiert. library IEEE; use IEEE.std_lo

vhdl fpga 2010-10-28

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VHDL Unbekannter Bezeichner "signed" in numeric_std

Dies sind meine Deklarationen. Warum identifiziert es sich nicht als Typ? Ich habe die numeric_std-Bibliothek importiert, und in der Dokumentation sehe ich, dass sie signed und unsigned unterstützt. W

vhdl 2012-03-27

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