Ich möchte Eingänge in Verilog aktualisieren

Question

Ich möchte den folgenden Algorithmus in Verilog implementieren. Gibt es eine Möglichkeit Eingang in Verilog zu aktualisieren wie C/C++ (zB a = a + i;)

a←a + b + 2 · lsw(a) · lsw(b) 
d←(d ⊕ a) >>> 32 
c←c + d + 2 · lsw(c) · lsw(d) 
b←(b ⊕ c) >>> 24 
a←a + b + 2 · lsw(a) · lsw(b) 
d←(d ⊕ a) >>> 16 
c←c + d + 2 · lsw(c) · lsw(d) 
d←(b ⊕ c) >>> 63 

hier a, b, c, d sind 64-Bit-ASCII-Eingänge. Und lsw (x) ist das niedrigstwertige Wort von 32 Bit. "⊕" bezeichnet ein bitweises XOR und "+" bezeichnet eine wortweise Addition, und >>> bezeichnet eine Rechtsschiebeoperation.

Answer 1

Ich gehe davon aus, dass der Code Zeile für Zeile wie in C ausgeführt werden soll. Dafür können Sie blockierende Anweisungen innerhalb einer Anweisung immer verwenden. Sie benötigen ein Clock-Signal, aufgrund der Rückmeldung Ihrer Signale.

Zum Beispiel

always@ (posedge clk) 
begin 
a = a+1; 
b = b*a; 
c = a+b-c; 
end 

Der obige Code wird Zeile für Zeile ausgeführt werden, bei jeder positiven Flanke des Takts. [7: 0] vorausgesetzt x ist definiert als [31: 0] -

Und für die Operatoren, die Sie benötigen,

LSW (x) das niedrigstwertige Wort von 32 Bit kann durch x dargestellt werden.

"⊕" bitweise XOR kann durch ^ Operator dargestellt werden.

"+" und "." kann durch | dargestellt werden und & bzw..

Rechtsverschiebung kann durch >> Operator vorgenommen werden.