Ein Modul in Verilog einschließen

Question

Ich möchte ein Verilog-Modul in eine andere Datei aufnehmen. Wie kann ich es in den Code einfügen und wie kompiliere ich den Code, um die Header-Datei einzuschließen? Ist es wie in c?

Answer 1

1. Ein grundlegendes Beispiel kann sie beide in der gleichen Datei wie auf page 4 of verilog in a day gezeigt enthalten.

2. Alle Dateien im selben Ordner sollten automatisch gefunden werden.

3. Fügen Sie sie as shown in Hello_World_Program_Output oder Beispiel unten ein.

4. Fortgeschrittene Workflows können files.f haben, die Verilog- oder Konfigurationsdateien auflisten, die Include-Verzeichnisse angeben.

Fügen Beispiel für (3):

`include "folder/sub.sv" 
module top; 
    sub sub_i(
    .a(), 
    .b() 
    ... 

Die Dateierweiterung .v für Verilog-Kompilierung verwendet wird, sollte der Compiler den neuesten Standard verwenden bis zu Verilog 2005. Die .sv Erweiterung für SystemVerilog ist. Welche ersetzt Verilog im Jahr 2009. Die Dateierweiterung bewirkt, dass der Compiler zu SystemVerilog wechseln.