In Bezug auf Verilog immer Blöcke

Question

Ich habe einen always Block, wie diese

reg [31:0] r1; 

always @(posedge clk) 
    if(condition) begin 
    r1<=32'hcafecafe; 
    end 

sieht, was r1 passiert, wenn die Bedingung falsch ist? Worauf wird es synthetisiert?

Answer 1

habe ich versucht, zwei verschiedene Synthesizern und beide

Code synthetisiert

reg [31:0] r1 = 32'hcafecafe; 

Das ist nicht das, was ich erwartet hätte, da dieser Code in genau die gleiche Art und Weise wie Ihre RTL verhält sich nicht. In Ihrem RTL ist r1 bis zur ersten Taktflanke mit condition high unbekannt, woraufhin der Wert 32'hcafecafe angenommen wird. Der synthetisierte Ausgang hat vor dieser ersten Taktflanke bereits den Wert 32'hcafecafe. Ich hätte erwartet, dass der Synthesizer-Ausgang 32 aktivierte D-Typ-Flipflops hätte, deren Eingänge an 32'hcafecafe gebunden wären.

Answer 2

Das Problem hier ist, dass Sie keine Reset-Bedingung eingestellt haben. Ihr Code sagt, wenn die Bedingung wahr ist, sollte r1 32'hcafecafe sein. Wenn du genau darüber nachdenkst, wenn r1 auf 32'Hcafecafe fixiert ist, erfüllt das Tool das, was du ihm gesagt hast.

Das würde richtige Code so etwas wie diese:

reg [31:0] r1; 

always @(posedge clk) 
    if (sync_reset_b == 1) //synchronous reset 
     r1<=32'h0; // or whatever you want it to be. 
    else if(condition) begin 
    r1<=32'hcafecafe; 
    end 

Answer 3

ich ein Synthese-Tool behandelt dies das gleiche wie

reg [31:0] r1 =32'h????????; 

always @(posedge clk) 
    if(condition) 
    r1<=32'hcafecafe; 
    else 
    r1 <= r1; 

glaube Da der Anfangswert eine Pflege nicht weiß, ist, die einzige ein anderer möglicher Wert ist 32'hcafecafe, ist das Synthesewerkzeug frei, um es zu einem konstanten Wert zu synthetisieren.