System Verilog - Forcieren eines Signals zum Invertieren/Flipflop

Question

Erzwingt ein Signal-Bit, umzukehren, wenn diese Methode gültig ist?

1.

task 
begin 
force higher_level.lower_level.a[1] = ~higher_level.lower_level.a[1]; 
end 

Ich habe schon versucht, diese mit bestenfalls gemischten Ergebnissen. Manchmal kippt das Bit, während es manchmal das gleiche bleibt.

Allerdings habe ich auch eine weniger elegante Code mit für den gleichen Zweck von Spiegeln, die Bits geschrieben, die die ganze Zeit funktioniert, wie unten zu sehen:

2.

task 
begin 
if(higher_level.lower_level.a[1] == 1'b1) 
force higher_level.lower_level.a[1] = 1'b0; 
else 
force higher_level.lower_level.a[1] = 1'b1; 
end 

die Ist erster Code nicht gute Möglichkeit, die Bits zu spiegeln? Oder gibt es noch etwas, das ich verpasse?

Wo higher_level.lower_level.a[51:0] ist ein 52-Bit-Signal

Dank: D

Answer 1

Nein, die erste Methode wird nicht funktionieren. Wenn es so wäre, wäre es wie ein Endlos-Loop-Oszillator.

Bei der zweiten Methode müssen Sie einen Stichprobenprozess einrichten, bei dem Sie entscheiden müssen, wann die Stichprobe a erfasst werden soll.

Wenn a von einem Ausdruck gesteuert wird, können Sie erzwingen, dass es die Umkehrung dieses Ausdrucks ist.