Zugang ein Parameter aus verschiedenen Modul in Verilog

Question

Ich bin neu in verilog und ich habe folgende Frage,

package pkg; 
    parameter WIDTH = 6; 
endpackage 

module mod1 #(parameter PAR = 10)(in1,clk,out1); 
    import pkg::*; 
    localparam FOO = 10; 
    input in1,clk; 
    output out1; 
    assign out1 = in1; 
endmodule 
module mod2 (in1,clk,out1); 
    logic a1[WIDTH:0]; 
endmodule 

Ich habe Paket importiert pkg in Modul mod1 und kann ich Parameter WIDTH (definiert in pkg) in Modul mod2 wie im obigen Code?

Ich versuche, die Bereiche von Verilog zu verstehen. Kann mir bitte jemand das erklären.

Answer 1

Nein. Eine Importanweisung ist nur lokal für den Block, in dem sie erscheint. Grundsätzlich von dem Punkt, an dem sie in der Quelle erscheint, bis zum Ende Wort. In diesem Fall ist die endmodule.